05. D Flip-Flop & Reset(실습)

실습 ) D F/F과 Reset 실습

-  Design Various type of D F/F 

1. Sync Reset : 동기 리셋은 클록 신호의 상승 에지에서만 리셋 신호가 영향을 미칩니다. 즉, 리셋 신호가 활성화되더라도 클록 신호의 에지가 발생할 때만 출력이 리셋됩니다.

 

2. Asyncreset : 비동기 리셋은 클록 신호와 상관없이 리셋 신호가 활성화되는 즉시 출력을 리셋합니다. 클록의 상승 에지와 관계없이 리셋 신호가 들어오면 바로 출력이 초기화됩니다.

3. Async reset_n : Active-Low 리셋은 리셋 신호가 0일 때 출력이 리셋되는 구조입니다. 즉, 리셋이 비활성화 상태일 때(=1) 플립플롭은 정상적으로 동작하고, 리셋 신호가 0으로 들어오면 즉시 출력을 0으로 초기화합니다.

 

4. Mixed Reset : 동기식 리셋과 비동기식 리셋이 혼합된 형태입니다. 보통 비동기 리셋은 빠른 초기화가 필요할 때 사용되고, 동기식 리셋은 클록 신호의 정확한 타이밍에 따라 상태를 제어하는 데 사용됩니다. 이 경우 비동기 리셋 신호는 비동기적으로 상태를 초기화하고, 동기 리셋 신호는 클록 에지에서만 상태를 초기화합니다.

5. No Reset : 플립플롭은 리셋 신호가 없는 형태로, 클록 신호에 따라 입력 데이터를 출력으로 전달합니다. 리셋 없이 데이터를 저장하고 유지하는 기본적인 형태의 플립플롭입니다. 설계가 단순하지만, 시스템 부팅이나 초기화 시에 별도로 상태를 초기화하는 논리가 필요할 수 있습니다.

 

* Reset이 없는 로직은 상대적으로 작기 때문에 고속의 입력이 들어오는 스트리밍 혹은 통신 로직을 구현할때 사용된다.

 

 - Verilog Code

* https://github.com/Vamosssss/Basic/tree/main/03.%20D%20Flip-Flop