04. DRAM Structure

DRAM(Dynamic Random Access Memory)의 구조는 셀 구조, 배열 구조, 인터페이스 등을 포함하여, 데이터를 저장하고 읽기/쓰기를 효율적으로 수행하기 위해 설계되었습니다. DRAM은 기본적으로 메모리 셀, 워드 라인 및 비트 라인, 감지 증폭기 등 여러 구성 요소로 이루어져 있습니다.

1. DRAM의 기본 구조

DRAM의 기본적인 구조는 데이터를 저장하는 개별 셀들이 2차원 그리드 형식으로 배열되어 있는 형태입니다. 여기서 각 셀은 하나의 트랜지스터와 하나의 캐패시터로 구성됩니다.

(1) 메모리 셀

• 트랜지스터: DRAM 셀의 액세스 스위치로 작동하며, 데이터를 읽거나 쓸 때 워드 라인 신호에 의해 셀을 열고 닫는 역할을 합니다.
• 캐패시터: 데이터를 저장하는 소자로, 전하를 저장해 0 또는 1의 상태를 유지합니다. 시간이 지나면 캐패시터의 전하가 누설되기 때문에 주기적으로 데이터를 복원하는 리프레시 동작이 필요합니다.

(2) 워드 라인(Word Line)과 비트 라인(Bit Line)

• 워드 라인: 행(row)에 해당하며, 특정 셀의 트랜지스터를 제어합니다. 워드 라인이 활성화되면, 해당 행의 모든 셀이 비트 라인에 연결되어 데이터의 읽기/쓰기가 가능해집니다.
• 비트 라인: 열(column)에 해당하며, 데이터를 읽거나 쓸 때 데이터가 전달되는 경로입니다. 비트 라인은 감지 증폭기와 연결되어 셀의 상태를 판별합니다.

(3) 감지 증폭기(Sense Amplifier)

비트 라인의 전압 변화를 감지하고, 이를 증폭하여 데이터의 '0' 또는 '1' 상태를 결정하는 중요한 회로입니다. DRAM 셀의 전압 변화는 매우 미미하기 때문에, 감지 증폭기가 이를 명확하게 판별하여 데이터를 처리할 수 있도록 도와줍니다.

(4) 리프레시 회로(Refresh Circuit)

DRAM의 캐패시터는 시간이 지나면 전하가 자연스럽게 누설됩니다. 이 때문에 리프레시 회로는 일정한 주기로 모든 메모리 셀의 데이터를 다시 읽고, 원래 상태로 충전해 줍니다. 이 과정은 자동으로 이루어지며, DRAM의 휘발성 메모리 특성을 보완합니다.

2. DRAM의 계층적 구조

(1) 셀 배열(Cell Array)

DRAM 셀은 2차원 배열로 구성되며, 각 셀이 비트와 워드 라인의 교차점에 위치해 있습니다. DRAM의 배열 구조는 저장 공간을 효율적으로 활용할 수 있게 하며, 특정 셀에 빠르게 접근할 수 있는 메커니즘을 제공합니다.

(2) 뱅크(Bank)

DRAM은 여러 개의 셀 배열을 **뱅크(bank)**로 분리하여 관리합니다. 뱅크는 독립적인 메모리 블록으로, 하나의 뱅크가 액세스되는 동안 다른 뱅크는 비활성 상태로 남아 대기 시간을 줄이면서 병렬 처리를 가능하게 합니다. 하나의 DRAM 칩은 여러 뱅크로 구성되며, 이를 통해 대역폭을 향상시킬 수 있습니다.

(3) 서브 어레이(Sub-Array)

뱅크는 더 작은 단위인 **서브 어레이(sub-array)**로 나뉩니다. 각 서브 어레이는 독립적인 셀 배열로 구성되며, 데이터 접근을 더욱 효율적으로 관리합니다. 서브 어레이 구조는 메모리 접근의 병목 현상을 줄이고, 병렬 처리 성능을 향상시킵니다.

(4) 행 버퍼(Row Buffer)

DRAM의 성능을 높이기 위해, 데이터는 먼저 **행 버퍼(row buffer)**로 로드된 후 처리됩니다. 한 번에 여러 셀의 데이터를 읽어들인 후, 이를 행 버퍼에 저장한 다음 순차적으로 접근할 수 있습니다. 이를 통해 읽기 및 쓰기 속도를 높이는 데 기여합니다.

 

 

 

*  http://qdpma.com/ServerSystems/DRAM.html