03. DRAM Array

1. DRAM Array 구조

DRAM 셀은 **행(row)과 열(column)**의 2차원 그리드 형태로 배열됩니다. 각 셀은 하나의 비트(0 또는 1)를 저장하는 단위이며, 이러한 셀들이 수천 개에서 수백만 개까지 배열되어 하나의 DRAM 칩을 구성합니다.

• 워드 라인(Word Line): **행(row)**에 해당하며, 특정 셀의 액세스 트랜지스터를 제어하는 역할을 합니다. 하나의 워드 라인이 활성화되면, 해당 행의 모든 셀들이 비트 라인에 연결되어 데이터 읽기/쓰기가 가능해집니다.
• 비트 라인(Bit Line): **열(column)**에 해당하며, 데이터를 읽거나 쓸 때 데이터의 전달 경로가 됩니다. 비트 라인을 통해 셀의 데이터가 외부로 출력되거나, 외부로부터 셀로 입력됩니다.
• 셀(Cell): 각 교차점에 있는 DRAM 셀은 하나의 트랜지스터와 하나의 캐패시터로 구성되며, 1비트를 저장합니다. 셀의 캐패시터에 전하가 있으면 '1', 없으면 '0'으로 표현됩니다.

2. Array 구조의 특징

(1) 고밀도 저장

DRAM의 셀은 매우 작은 공간을 차지합니다. 트랜지스터 하나와 캐패시터 하나로 구성된 단순한 셀 덕분에, 많은 셀을 좁은 공간에 배열할 수 있어 높은 저장 밀도를 실현할 수 있습니다. DRAM의 높은 용량이 이러한 고밀도 배열 덕분입니다.

(2) 2차원 배열로 대규모 데이터 저장

DRAM의 셀 배열은 2차원 배열 구조로, 데이터를 효율적으로 관리할 수 있습니다. 각 워드 라인과 비트 라인은 수백 또는 수천 개의 셀을 제어하며, 이를 통해 대규모 데이터를 한 번에 처리할 수 있습니다.

(3) 대역폭 효율성

비트 라인과 워드 라인을 통해 다수의 셀에 동시에 접근할 수 있기 때문에, DRAM은 병렬 처리가 용이합니다. 이러한 구조는 데이터 대역폭을 극대화하고, 시스템 성능을 높이는 데 기여합니다.

(4) 리프레시(Refresh) 필요

DRAM의 캐패시터는 시간이 지나면 전하가 누설되기 때문에, 주기적인 리프레시가 필요합니다. 리프레시를 통해 배열에 저장된 셀들의 전하를 재충전하며, 이를 통해 데이터가 유지됩니다. 리프레시가 주기적으로 이루어져야 하므로 전력 소모가 발생하고, 일정 시간 동안 다른 작업을 처리하지 못하는 경우가 있습니다.

(5) 접근 시간

DRAM의 셀은 매우 작은 공간에 밀집되어 있기 때문에, 특정 셀에 접근할 때 랜덤 접근 시간이 발생합니다. 또한 워드 라인을 활성화하고 비트 라인을 통해 데이터를 읽거나 쓰는 과정에서 지연이 발생할 수 있습니다. 이러한 이유로, DRAM의 성능은 캐시 메모리나 SRAM보다 낮지만, 저장 용량 면에서는 훨씬 유리합니다.

(6) 배열 크기의 확장

DRAM의 용량을 확장하기 위해, 배열의 크기를 키우거나 다중 배열(뱅크) 구조를 사용합니다. 여러 개의 뱅크(bank)를 만들어 병렬로 데이터에 접근할 수 있도록 하여, 성능과 용량을 동시에 향상시킬 수 있습니다.

 

 

*  http://qdpma.com/ServerSystems/DRAM.html